Makefile基础知识解决方法

Makefile基础知识
请问Makefile里的MAKE变量和CC变量什么关系？
能详细点更好啊 谢谢啦！ Makefile
[解决办法]
网上搜索，自己动手偿试
[解决办法]
都是MAKE自己的默认变量
[解决办法]
在makefile里变量的用法就像c语言中#define差不多吧 就是一个替换过程
[解决办法]

引用:

二者有什么区别和联系？为什么有的Makefile用$(MAKE)而有的就用$(CC)呢？

变量MAKE通常定义为make命令，使用$(make) filename的时候这个“文件”通常也是一个Makefile文档，目的是在子shell中完成该Makefile指定的编译任务。
$(CC)通常情况下就是gcc，引入这个就是的目的是为了保证其可移植性，当需要编译其他平台的二进制文件的时候只需要更改这个变量就可以了！它的操作对像是C或C++源代码文件，其与gcc filename没有本质区别！

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