FPGA时序约束中建立时间和保持时间怎么看？用的是Xilinx的FPGA，IO管脚信号的建立时间和保持时间在哪看呢？[解决办法]TWR 文件是由Xilinx的静态时序时序分析工具时序分析器生成的这个文件包含了与加到设计中的时延约束有关的时序时延信息在这个文件上可以看[解决办法]保持和建立时间只有存储单元才有，比如内存，寄存器，锁存器。I/O哪有保持和建立时间？如果你说FPGA内I/O模块内部嵌入的寄存器，这个是有的。其保持和建立时间和其他slice内的寄存器没有区别。
