七段LED数码管译码电路,verilog语言解决办法
七段LED数码管译码电路,verilog语言这个程序有点问题,对这个语言不是很懂,有知道的,帮忙改一下。谢谢啊,。mo
七段LED数码管译码电路,verilog语言
这个程序有点问题,对这个语言不是很懂,有知道的,帮忙改一下。谢谢啊,。
module led(data,q);
input [3:0]data;
output [7:0]q={7,6,5,4,3,2,1,0};
reg L;
always@(data)
begin
case (data)
4'h0:q=8'h3f;
4'h1:q=8'h06;
4'h2:q=8'h5b;
4'h3:q=8'h4f;
4'h4:q=8'h66;
4'h5:q=8'h6d;
4'h6:q=8'h7d;
4'h7:q=8'h07;
4'h8:q=8'h7f;
4'h9:q=8'h6f;
4'ha:q=8'h77;
4'hb:q=8'h7c;
4'hc:q=8'h39;
4'hd:q=8'h5e;
4'he:q=8'h79;
4'hf:q=8'h71;
endcase
end
endmodule
[最优解释]
看看verilog-2001标准吧
[其他解释]首先不知道你想做啥,想显示啥?
module led(data,q); //定义一个文件包含2个IO口
input [3:0]data; //data是一个4为的输入
output [7:0]q={7,6,5,4,3,2,1,0}; //q是一个8为的输出,由括号的数组成
reg L; //定义个l的寄存器
always@(data) //data有变化时触发
begin
case (data)
4'h0:q=8'h3f;
4'h1:q=8'h06;
4'h2:q=8'h5b;
4'h3:q=8'h4f;
4'h4:q=8'h66;
4'h5:q=8'h6d;
4'h6:q=8'h7d;
4'h7:q=8'h07;
4'h8:q=8'h7f;
4'h9:q=8'h6f;
4'ha:q=8'h77;
4'hb:q=8'h7c;
4'hc:q=8'h39;
4'hd:q=8'h5e;
4'he:q=8'h79;
4'hf:q=8'h71;
endcase
end
endmodule
其余的就不说了,我只是简单介绍了这些指令时做啥的,还是不明白你想做啥,数码管是显示数字的,克亿不能胡乱显示啊!!!