CPLD/FPGA与时钟的问题
我用压控晶体振荡器产生了一个7.68MHz的时钟，峰值幅度好像是5V，要送给Cyclone的FPGA芯片，进行分频操作后将得到的320K信号输出。我的电路设计用自带的经典时序仿真没有问题，但是实际得到的320K信号在高电平的时候有很多小波浪，而且高电平部分在接近下降沿部分还有约5分之一比前面5分之4高电平低一点（示波器看到的），是为什么呢？？
像输入输出应该设定成什么样输入输入电平标准啊？
[解决办法]
和你的负载有关系呢
[解决办法]
和示波器有关系，越好的示波器波形看上去越不好
[解决办法]
把示波器 调到 20Mkz 在看看波形，应该有很大的改善
[解决办法]
和你的负载有关系呢
[解决办法]
和你的负载有关系呢
[解决办法]
最好是上图看下
最经常见到的是上升沿的时候会有个很大的过冲
用好的示波器可以看到过冲后面阻尼震荡然，然后回落到高电平的过程，这是由于感性负载引起的
